gigue d'horloge

Le décalage d'horloge est la différence de temps d'arrivée du même signal d'horloge à différents points d'un circuit numérique. Dans les systèmes synchrones, toutes les portes logiques sont censées changer d'état sur le même front d'horloge. Lorsque ce front d'horloge atteint une partie du circuit avant une autre, le circuit viole son propre contrat de synchronisation, et des erreurs logiques s'ensuivent. Le délai s'accumule à travers le câblage et à travers les portes logiques elles-mêmes à mesure que le signal se propage de la source d'horloge aux registres éloignés.

Le décalage provient de deux sources : le délai de propagation à travers les pistes métalliques et les vias sur une carte de circuit imprimé ou un circuit intégré, et le délai de propagation à travers les portes logiques de mise en tampon insérées le long de l'arbre de distribution d'horloge. Un microprocesseur fonctionnant à 3 GHz a une période d'horloge d'environ 0,33 nanosecondes. Même un délai de propagation de 0,1 nanoseconde à travers une carte ou une puce crée un décalage mesurable. Dans les grands systèmes, un décalage non géré peut réduire les marges de temps de setup et de hold, les minuscules fenêtres dans lesquelles les données doivent être stables par rapport au front d'horloge.

Mesure et gestion

Les concepteurs mesurent le décalage comme la différence de temps maximale entre l'arrivée la plus précoce et la plus tardive d'un signal d'horloge à ses bascules ou verrous de destination. Les budgets de tolérance typiques pour la logique moderne varient de 10 à 30 pour cent de la période d'horloge. Pour contrôler le décalage, les ingénieurs utilisent des réseaux de distribution d'horloge de longueur adaptée, des arbres d'horloge équilibrés et des circuits tampons d'horloge spécialisés à faible décalage. Certains systèmes emploient une boucle à verrouillage de phase (PLL) dans chaque région de la puce pour régénérer et resynchroniser l'horloge localement, convertissant un problème de décalage global en problèmes locaux plus petits.

Un décalage négatif, où un registre en aval reçoit l'horloge plus tôt que prévu, peut être aussi problématique qu'un décalage positif. Il comprime le temps disponible pour que les données se stabilisent après le front d'horloge précédent, créant des violations de temps de setup. Inversement, un décalage positif excessif peut créer des violations de temps de hold si les données changent trop rapidement après une arrivée d'horloge antérieure ailleurs dans le système.

Dans les circuits intégrés, le décalage est désormais un défi de conception dominant. Les nœuds de processus modernes à 5 nm et moins voient des fréquences d'horloge si élevées et des marges de synchronisation si serrées que même des variations à l'échelle nanométrique de l'épaisseur du métal ou de la concentration de dopage créent un décalage mesurable. Les fonderies et les équipes de conception caractérisent désormais les cas extrêmes de décalage et incluent la budgétisation du décalage dans l'analyse de synchronisation statique dès les premières étapes de la mise en page.