latch-up

Le latch-up est un mode de défaillance destructeur dans les circuits CMOS et autres semi-conducteurs, où une structure de thyristor parasite s'active et crée un chemin à faible impédance directement du rail d'alimentation positif à la masse. Une fois déclenché, ce chemin se maintient et tire un courant énorme, généralement mesuré en ampères, jusqu'à ce que l'alimentation soit déconnectée ou que la limite de courant soit dépassée. Le circuit se verrouille essentiellement dans un état court-circuité, d'où son nom.

La structure parasite existe dans le substrat de chaque puce CMOS. Un MOSFET à canal N possède une région de corps de type P, et en dessous se trouve un puits N. Un dispositif à canal P occupe le puits N. Ceux-ci forment le collecteur et la base de transistors bipolaires verticaux et latéraux indésirables. Dans des conditions normales, ces transistors restent éteints. Mais si le puits N ou le substrat P subit un pic de tension ou une injection de courant excessive, un transistor s'active, ce qui provoque l'activation de l'autre, créant une rétroaction positive et l'action du thyristor.

Les déclencheurs courants incluent les décharges électrostatiques (ESD) qui dépassent la protection d'entrée de la puce, les surtensions sur n'importe quelle broche, ou un di/dt élevé (changements rapides de courant) dans les fils d'alimentation. La tension doit osciller suffisamment loin pour polariser en direct les jonctions parasites. Une fois que le latch-up commence, l'impédance chute si brusquement que le courant du circuit peut dépasser les limites des fils de liaison du boîtier en quelques microsecondes, faisant fondre les connexions métalliques internes ou provoquant la fusion des fils et des dommages permanents.

Mesures de conception et de protection

La conception moderne des puces combat le latch-up grâce à plusieurs techniques : des anneaux de garde en matériau dopé isolent les puits N et les substrats P pour empêcher les chemins de courant parasites ; des contacts de polarisation de puits garantissent que le substrat et les puits sont maintenus à des potentiels sûrs ; et un espacement réduit entre les transistors limite les endroits où les composants parasites peuvent se former. Les nœuds de processus inférieurs à 0,5 micromètre sont intrinsèquement plus sûrs en raison de profondeurs de jonction plus petites et d'impédances plus faibles. Au niveau de la carte, une distribution d'énergie soignée, une impédance de source série et des chemins à faible inductance réduisent les oscillations de tension qui déclenchent l'effet.

Les tests de susceptibilité au latch-up sont obligatoires dans la validation de la conception CMOS. Des normes telles que JEDEC JS-001 définissent les méthodes de test ESD et les exigences d'immunité au latch-up. L'analyse des défaillances d'un latch-up montre généralement une petite région fondue sur la puce, souvent près des pastilles d'E/S où la protection est concentrée. Les applications industrielles et automobiles exigent une attention particulière aux marges de latch-up car les circuits fonctionnent dans des environnements électriques difficiles et ne peuvent pas tolérer les défaillances sur le terrain.