latch-up

El latch-up es un modo de falla destructivo en CMOS y otros circuitos semiconductores donde una estructura de tiristor parasitario se activa y crea una ruta de baja impedancia directamente desde el riel de alimentación positivo a tierra. Una vez activada, esta ruta se mantiene y consume una corriente enorme, generalmente medida en amperios, hasta que se desconecta la fuente de alimentación o se excede el límite de corriente. El circuito esencialmente se "engancha" en un estado de cortocircuito, de ahí su nombre.

La estructura parasitaria existe en el sustrato de cada chip CMOS. Un MOSFET de canal N tiene una región de cuerpo de tipo P, y debajo de ella se encuentra un pozo N. Un dispositivo de canal P ocupa el pozo N. Estos forman el colector y la base de transistores bipolares verticales y laterales no deseados. En condiciones normales, estos transistores permanecen apagados. Pero si el pozo N o el sustrato P experimentan un pico de voltaje o una inyección de corriente excesiva, un transistor se enciende, lo que hace que el otro se encienda, creando una retroalimentación positiva y la acción del tiristor.

Los disparadores comunes incluyen descargas electrostáticas (ESD) que exceden la protección de entrada del chip, sobretensión en cualquier pin o di/dt alto (cambios rápidos de corriente) en los cables de la fuente de alimentación. El voltaje debe oscilar lo suficiente como para polarizar directamente las uniones parasitarias. Una vez que comienza el latch-up, la impedancia cae tan bruscamente que la corriente del circuito puede exceder los límites del cable de unión del encapsulado en microsegundos, derritiendo las conexiones metálicas internas o causando la fusión del cable y daños permanentes.

Medidas de diseño y protección

El diseño de chips moderno combate el latch-up mediante varias técnicas: los anillos de guarda de material dopado aíslan los pozos N y los sustratos P para evitar rutas de corriente parasitarias; los contactos de polarización de pozo aseguran que el sustrato y los pozos se mantengan a potenciales seguros; y el espaciado reducido entre transistores limita dónde pueden formarse los componentes parasitarios. Los nodos de proceso por debajo de 0.5 micrómetros son inherentemente más seguros debido a las menores profundidades de unión y las impedancias más bajas. A nivel de placa, una distribución cuidadosa de la energía, la impedancia de la fuente en serie y las rutas de baja inductancia reducen las oscilaciones de voltaje que disparan el efecto.

La prueba de susceptibilidad al latch-up es obligatoria en la validación del diseño CMOS. Estándares como JEDEC JS-001 definen los métodos de prueba ESD y los requisitos de inmunidad al latch-up. El análisis de fallas de un fallo por latch-up generalmente muestra una pequeña región derretida en el chip, a menudo cerca de las almohadillas de E/S donde se concentra la protección. Las aplicaciones industriales y automotrices requieren una atención particular a los márgenes de latch-up porque los circuitos operan en entornos eléctricos hostiles y no pueden tolerar fallas en el campo.