sesgo

En los circuitos digitales síncronos, cada componente depende de una señal de reloj compartida para coordinar sus operaciones. El skew ocurre cuando esa señal tarda diferentes cantidades de tiempo en llegar a distintas partes del sistema, lo que provoca que los componentes reciban el pulso de reloj en momentos ligeramente diferentes. Incluso los retrasos medidos en nanosegundos pueden corromper datos o causar errores lógicos si superan el tiempo de configuración o los márgenes de tiempo de retención requeridos por los latches y flip-flops.

Las causas fundamentales son físicas. Las señales de reloj viajan a través de cables y puertas lógicas a una velocidad finita, típicamente alrededor de 0.6 veces la velocidad de la luz en cobre. Una línea de reloj enrutada a un registro distante en un chip grande llegará más tarde que una que llega a un registro cercano. Los gradientes de temperatura, las variaciones de voltaje y los anchos de cable desiguales crean retrasos adicionales. En las placas de circuito impreso, las longitudes de las pistas importan: una línea de reloj que debe llegar a cincuenta componentes no puede tener la misma longitud para todos ellos sin una compensación deliberada.

Variantes y límites

El skew se divide en dos categorías prácticas. El skew intradie afecta a diferentes ubicaciones en un solo dado de silicio, surgiendo de variaciones en la resistencia y capacitancia del cable a través del chip. El skew entre placas es la dispersión del retardo cuando las señales de reloj se distribuyen a través de múltiples placas de circuito mediante conectores y cables. Los procesadores modernos que manejan frecuencias de gigahercios deben controlar el skew dentro de decenas de picosegundos, o las violaciones de temporización se vuelven inevitables.

Los diseñadores combaten el skew mediante una compensación deliberada. Los árboles de reloj se enrutan con longitudes y anchos de ruta coincidentes para que todos los puntos finales experimenten un retardo de propagación similar. Los búferes intermedios se dimensionan y colocan para igualar los tiempos de llegada. Los bucles de enganche de fase pueden generar múltiples fases de reloj en diferentes puntos del sistema. Las placas de alta velocidad a veces emplean una distribución activa de reloj con amplificadores y repetidores sintonizados para entregar flancos sincronizados.

La consecuencia práctica es que el skew limita la densidad con la que se puede empaquetar la lógica síncrona y la velocidad a la que se puede ejecutar. Un sistema con 2 nanosegundos de skew no puede ser cronometrado a una frecuencia donde el período de reloj sea mucho más corto que 10 nanosegundos, porque los tiempos de configuración y retención consumen el margen restante. Esta relación impulsa la necesidad de un diseño físico, simulación y medición cuidadosos antes de que se fabrique el silicio o se produzcan las placas a escala.