PLD

Un dispositivo lógico programable es un circuito integrado que se puede configurar después de su fabricación para realizar funciones lógicas digitales específicas. A diferencia de un microprocesador estándar, que ejecuta una secuencia de instrucciones, un PLD implementa lógica combinacional y secuencial directamente en hardware conectando compuertas lógicas según una configuración almacenada. La configuración generalmente se carga desde una fuente de memoria externa cuando el dispositivo se enciende, o se almacena en una memoria no volátil incorporada en el propio chip.

Las principales variantes son PAL (lógica de matriz programable), que manejan lógica combinacional y funciones secuenciales simples; GAL (lógica de matriz genérica), que son PAL reprogramables que utilizan memoria borrable; y CPLD (dispositivos lógicos programables complejos), que combinan múltiples bloques lógicos con interconexión. Las FPGA (matrices de compuertas programables en campo) son parientes más grandes con miles o millones de celdas lógicas, pero el término PLD generalmente se refiere a las categorías más pequeñas y simples. Los PLD varían desde unos pocos cientos hasta unos pocos miles de compuertas lógicas en complejidad equivalente.

La configuración se realiza a través de hardware de programación especializado que escribe el patrón de bits en la memoria del dispositivo, ya sea por contacto eléctrico directo (JTAG) o a través de un zócalo de programador dedicado. El archivo de configuración generalmente se genera mediante compiladores de lenguaje de descripción de hardware (VHDL, Verilog) o herramientas de entrada esquemática. Una vez configurado, un PLD se comporta como un circuito lógico fijo; no necesita un microprocesador o memoria de instrucciones externa para funcionar.

Cuándo y por qué fallan los PLD

La corrupción de datos de configuración por pérdida de energía durante la programación es el modo de falla de campo más común. La deriva gradual de la memoria de configuración es rara en los dispositivos modernos, pero fue más problemática en las primeras versiones borrables por UV. Un PLD mal configurado generalmente se manifiesta como un comportamiento de salida incorrecto bajo condiciones de entrada específicas, y es difícil de diagnosticar sin acceso a los archivos de diseño originales. Las condiciones de carrera lógica y las violaciones de temporización son errores de diseño en lugar de fallas del dispositivo, pero se hacen evidentes solo cuando se consideran la variante específica del PLD y sus características de temporización reales.

Los PLD ocupan un punto intermedio práctico en el diseño digital. Cuestan menos que el silicio personalizado, pero ofrecen un tiempo de comercialización más rápido y un menor riesgo que los proyectos de FPGA para tareas lógicas más simples. Son comunes en interfaces de control industrial, circuitos de acondicionamiento de señales, decodificación de direcciones y lógica de "pegamento" que une componentes estándar incompatibles. En la fabricación de alto volumen, una vez que un diseño ha sido probado, un PLD puede ser reemplazado por un ASIC personalizado más barato; para lotes pequeños y prototipos, los PLD reducen el riesgo y permiten actualizaciones en campo.