SerDes

SerDes significa serializador-deserializador, un conjunto emparejado de bloques de circuitos integrados que convierten datos entre formatos paralelos y serie. El serializador toma datos paralelos (típicamente 8, 16, 32 o 64 bits que llegan a la vez) y los convierte en un único flujo serie de alta velocidad. El deserializador hace lo contrario: recupera un flujo serie de alta velocidad y lo vuelve a ensamblar en datos paralelos. Juntos resuelven un problema fundamental en la electrónica: reducir el número de pines y las trazas de PCB mientras se mantiene el rendimiento de datos en distancias más largas.

La razón principal por la que existe SerDes es práctica. Un núcleo de procesador con 64 líneas de datos paralelas necesitaría 64 cables o trazas de PCB separados para otro chip. En cambio, SerDes lo convierte en uno o dos cables que funcionan a una velocidad de reloj mucho mayor. Un bus paralelo de 64 bits a 100 MHz que transporta 6.4 Gbps de información se convierte en un enlace serie a 6.4 Gbps, eliminando 63 conexiones físicas. Esto es enormemente importante en aplicaciones como interfaces de GPU a memoria, PCI Express, Ethernet y transceptores de fibra óptica.

Las implementaciones de SerDes varían según la aplicación. Las versiones de baja velocidad (por debajo de 1 Gbps) pueden ser simples registros de desplazamiento. Los SerDes de alta velocidad (10 Gbps y superiores) requieren componentes analógicos significativos: circuitos de recuperación de reloj y datos, ecualización y control de fluctuación (jitter). La etapa de recuperación de reloj es crítica; el deserializador debe sincronizarse con la temporización del flujo de datos entrante sin una señal de reloj separada. Las ecuaciones de Volterra y los bucles de enganche de fase (PLL) manejan esto en silicio real.

Implementación práctica y desafíos

Los bloques SerDes están integrados en los diseños modernos de System-on-Chip, y también están disponibles como circuitos integrados independientes. Los controladores PCI Express, las tarjetas de interfaz de red y los controladores de memoria los incluyen. El término se ha vuelto particularmente visible en el trabajo de centros de datos de alta velocidad, donde los SerDes de 25 Gbps, 56 Gbps y 112 Gbps son ahora rutinarios. Los proveedores de silicio publican hojas de datos detalladas sobre diagramas de ojo, tasas de error de bits y consumo de energía para sus núcleos IP SerDes.

Los modos de falla comunes incluyen el deslizamiento del reloj (el deserializador pierde la sincronización), la interferencia entre símbolos (las señales de alta velocidad se difuminan) y la acumulación de fluctuación (el ruido de temporización crece a lo largo del enlace). La integridad de la señal se convierte en la principal preocupación del ingeniero por encima de 10 Gbps; el enrutamiento de la PCB debe controlar la impedancia, minimizar la diafonía y mantener las longitudes de las trazas coincidentes. La prueba de SerDes a menudo requiere osciloscopios y generadores de patrones capaces de manejar señales a velocidades de gigabits.