élaboration

L'élaboration est l'étape de compilation intermédiaire dans la conception matérielle où une description comportementale ou structurelle écrite en Verilog, VHDL ou des langages similaires est transformée en une hiérarchie explicite de composants de circuit. Elle prend votre code de conception de haut niveau et le déroule en un arbre de modules instanciés, de paramètres et de portes primitives avec lesquels un outil de synthèse ou un simulateur peut réellement travailler. Sans élaboration, le fichier de conception reste abstrait ; l'élaboration le rend concret.

Le processus commence par l'analyse du code source en un arbre syntaxique abstrait. Ensuite, l'élaborateur développe récursivement les instanciations de modules, résout les paramètres, génère les instances de tableaux et aplatit ou préserve la hiérarchie selon les directives du compilateur. Les blocs de génération sont déroulés, les blocs de compilation conditionnelle (ifdef) sont évalués et les connexions de ports sont résolues. Le résultat est un arbre de conception entièrement élaboré où chaque signal, port et porte a une identité et un emplacement définis dans la hiérarchie des modules.

Élaboration en simulation et synthèse

L'élaboration se produit tôt dans les flux de simulation et de synthèse, mais produit des sorties légèrement différentes selon l'outil. Un simulateur élabore la conception pour la préparer à l'exécution comportementale, en préservant les blocs procéduraux et en maintenant les annotations de synchronisation. Un outil de synthèse élabore la conception pour la préparer à l'optimisation et au mappage technologique, en aplatissant potentiellement la hiérarchie ou en gérant différemment les constructions spéciales comme les mémoires. Les erreurs d'élaboration, telles que des largeurs de port incompatibles ou des références de modules non définies, arrêtent généralement l'ensemble du flux.

Les problèmes d'élaboration courants incluent les incompatibilités de paramètres dans les instanciations de modules imbriqués, les blocs de génération non résolus lorsque la logique conditionnelle dépend de valeurs d'exécution, et les croisements de domaines d'horloge qui n'apparaissent qu'après que l'élaboration révèle l'interconnexion réelle. Les grandes conceptions avec des hiérarchies de modules profondes ou un balayage étendu des paramètres peuvent produire des arbres élaborés très volumineux qui consomment une mémoire significative pendant la synthèse.

Le nom reflète le sens d'étendre quelque chose de simple en quelque chose de détaillé et de entièrement élaboré, emprunté à l'usage général de l'anglais. Dans le monde de la conception VLSI, l'élaboration se situe entre la saisie de conception lisible par l'homme et la synthèse exécutable par machine, ce qui en fait le pont essentiel qu'aucun flux de conception numérique ne peut ignorer.