STA

L'analyse statique de synchronisation (STA) est une méthode de calcul permettant de vérifier qu'un circuit intégré numérique répondra à ses exigences de vitesse sans avoir à l'exécuter. Plutôt que de simuler des milliers de vecteurs de test ou de fabriquer du silicium, les outils STA calculent mathématiquement les délais de propagation de signal les plus longs et les plus courts à travers chaque chemin de la conception, puis vérifient si ces délais s'inscrivent dans la période d'horloge et les contraintes de temps de setup/hold. C'est ainsi que les équipes de conception détectent les violations de synchronisation avant le tape-out.

Les entrées fondamentales d'une exécution STA sont une netlist (la connectivité du circuit), une définition d'horloge (fréquence et budget de skew), les données de synchronisation de la bibliothèque de cellules (délais de porte et caractéristiques dépendantes du slew), et la capacité parasite extraite de la disposition physique. La STA moderne tient compte des coins de processus, de la variation de tension, de la température et des effets d'intégrité du signal sur la puce. Les outils calculent les temps d'arrivée à chaque nœud, puis les comparent aux temps d'arrivée requis dérivés des fronts d'horloge et des contraintes de point final. Une seule conception de puce peut contenir des milliards de chemins ; la STA les examine tous de manière algorithmique plutôt que par force brute.

La STA diffère fondamentalement de la simulation dynamique. Elle ne bascule pas les signaux à travers la conception ; elle calcule les délais dans le pire et le meilleur des cas mathématiquement en utilisant la traversée de graphes et des équations de synchronisation linéaires. Cette vitesse et cette exhaustivité sont sa force. Sa limitation est que la STA est conservatrice par conception : elle peut signaler des violations qui ne se produiraient jamais dans le silicium car elle ne tient pas compte des corrélations logiques (le fait que certaines combinaisons de signaux sont inatteignables). Les concepteurs doivent alors effectuer une simulation dynamique ou une analyse formelle sur les chemins signalés pour confirmer s'il s'agit de véritables défaillances de synchronisation ou de faux négatifs.

Flux de travail STA courant et pièges

Un cycle de validation STA typique commence après le placement-routage, lorsque les valeurs parasites sont connues. L'outil propage la synchronisation des entrées primaires et des sources d'horloge vers l'avant, et des sorties primaires et des verrous vers l'arrière, marquant chaque nœud avec ses temps d'arrivée les plus tôt et les plus tard. Les violations de synchronisation apparaissent lorsqu'un signal ne peut pas respecter son temps requis à un point de capture, ou lorsque le temps de setup ou de hold à un registre est violé. Les sources courantes de défaillances STA incluent un skew d'horloge sous-estimé, un couplage parasite dans un routage dense, une chute IR affectant les délais de porte dans les régions contraintes en puissance, et une dégradation trop pessimiste pour la température ou les coins de processus.

La STA est devenue indissociable de la conception physique. Les outils de placement-routage incluent désormais des moteurs STA intégrés et optimisent itérativement la disposition pour fermer la synchronisation. Aux nœuds avancés (7 nm et moins), la STA seule ne peut garantir la corrélation du silicium ; les équipes doivent ajouter une intégrité de signal détaillée, une analyse thermique et les effets EM. Néanmoins, la STA reste le principal véhicule pour la fermeture de la synchronisation et la porte par laquelle presque toutes les conceptions numériques doivent passer avant la fabrication.