ADPLL

Un bucle de enganche de fase totalmente digital es un circuito que utiliza únicamente lógica digital para sincronizar una señal de salida con una señal de referencia de entrada. A diferencia de un PLL analógico tradicional, que se basa en voltaje y corriente continuos para accionar un oscilador controlado por voltaje, un ADPLL implementa la detección de fase, el filtrado de bucle y la sintonización del oscilador completamente en el dominio digital, típicamente utilizando un oscilador digital y aritmética de tiempo discreto.

La función principal se mantiene constante en los diseños analógicos y digitales: detectar la diferencia de fase entre un reloj de referencia entrante y una señal de retroalimentación derivada de un oscilador de salida, luego ajustar la frecuencia del oscilador para minimizar ese error de fase. En un ADPLL, esta comparación y corrección ocurren en intervalos de reloj discretos. El detector de fase produce salidas digitales que alimentan un filtro digital, que calcula palabras de control que ajustan la sintonización de un oscilador controlado digitalmente (DCO). Un divisor de frecuencia típicamente retroalimenta la salida del DCO al detector de fase para completar el bucle.

Los ADPLLs destacan en los procesos de semiconductores modernos porque no requieren componentes analógicos de precisión, ni pares de transistores emparejados, ni redes de polarización cuidadosas. Se integran limpiamente en sistemas digitales en un solo chip, toleran mejor la variación del proceso que los PLLs analógicos y pueden ser reprogramados por software. El tiempo de enganche, el rango de frecuencia y el ancho de banda del bucle se establecen mediante palabras de control digital y coeficientes de filtro en lugar de resistencias y condensadores.

Restricciones prácticas y compensaciones

La naturaleza de tiempo discreto de un ADPLL introduce un error de cuantificación en la salida del detector de fase y en el control de frecuencia del DCO, estableciendo un límite en el jitter en estado estacionario que los PLL analógicos a veces pueden superar. La tasa de muestreo del bucle (determinada por el reloj de referencia o un reloj interno más rápido) limita la rapidez con la que el bucle puede responder y debe elegirse para evitar el aliasing. El análisis de estabilidad requiere métodos de transformada z en lugar de análisis en el plano s, y el diseño del bucle debe tener en cuenta las longitudes de palabra finitas de los contadores y acumuladores.

Los ADPLLs son ahora estándar en sintetizadores de frecuencia, circuitos de recuperación de reloj en enlaces serie y receptores de radio definidos por software. Aparecen en circuitos de interfaz USB, transceptores Ethernet y chips transceptores celulares donde el rango de enganche, el tiempo de enganche y la agilidad de frecuencia superan la necesidad del ruido de fase más bajo absoluto. Los diseños híbridos que combinan un filtro digital con un DCO analógico siguen siendo comunes donde el rendimiento de ruido es crítico y la economía del nodo de proceso permite la sobrecarga de señal mixta.