floor plan

Un plano de planta en el diseño de circuitos integrados es la disposición física de los bloques funcionales, celdas lógicas, matrices de memoria, redes de distribución de energía e interconexiones en un chip de silicio. Traduce el esquema lógico en una geometría concreta que los fabricantes pueden producir. Antes de que se coloque cualquier transistor o se dibuje cualquier capa metálica, el plano de planta determina cuánta área consumirá el chip, cómo viajarán las señales entre los bloques y si el diseño puede cumplir con las restricciones de tiempo, energía y térmicas.

El plano de planta impulsa múltiples decisiones posteriores. La ubicación de los bloques afecta la longitud del cable: colocar una ruta de datos lejos de la memoria aumenta la capacitancia y el retardo de la señal. Gobierna los puntos calientes térmicos al concentrar la lógica de alta potencia en una región, lo que puede causar sobrecalentamiento localizado y problemas de confiabilidad. El plan también debe tener en cuenta el suministro de energía; la corriente tiene que fluir desde la almohadilla a cada bloque sin una caída de voltaje excesiva, por lo que la posición y el tamaño de los rieles de suministro importan físicamente. Las almohadillas de E/S se encuentran alrededor del perímetro del chip, por lo que los bloques que se comunican con el exterior del chip deben colocarse en consecuencia para minimizar la congestión del enrutamiento.

Variantes y flujo de trabajo práctico

Los chips más pequeños pueden usar un único plano de planta monolítico donde toda la lógica se encuentra en un nivel jerárquico. Los grandes sistemas en chip utilizan la planificación jerárquica del plano de planta: un plan de nivel superior divide el dado en regiones principales (clúster de CPU, clúster de GPU, controladores de memoria, subsistemas de seguridad), y cada región tiene su propio plano de planta interno. Esta estrategia de contención ayuda a los equipos a trabajar en paralelo y aísla los efectos de la congestión del enrutamiento local.

El plano de planta es iterativo. La ubicación inicial a menudo se realiza mediante herramientas automatizadas que utilizan métricas como la longitud del cable de medio perímetro o el recocido simulado, pero los diseñadores lo refinan basándose en informes de tiempo, análisis de energía y reglas de diseño físico. Un bloque podría ensancharse y acortarse para reducir la longitud del cable a un vecino crítico, o rotarse para alinearse con las correas de alimentación. Cuando el diseño alcanza el enrutamiento detallado (colocación y enrutamiento, o P y R), el plano de planta se fija; mover un bloque en esa etapa significa deshacer miles de redes enrutadas.

Los problemas comunes provienen de una mala planificación del plano de planta. Subdimensionar un bloque fuerza una colocación excesivamente densa de celdas dentro de él, lo que aumenta la congestión local y hace que el enrutamiento sea imposible. Sobredimensionar desperdicia área del dado y aumenta el costo por chip. Aislar bloques sin una atención cuidadosa a las rutas de señal crea largas interconexiones que violan las restricciones de tiempo. El nombre en sí se toma de la arquitectura: así como un plano de planta de un edificio muestra dónde van las habitaciones, un plano de planta de un chip muestra dónde van las unidades funcionales en el espacio del silicio.