activado por flanco negativo

Un circuito disparado por flanco negativo responde al momento en que una señal de entrada pasa de alta a baja, independientemente de cuánto tiempo permanezca baja después. Este instante único de cambio, llamado flanco de bajada, es lo que inicia la acción. El dispositivo ignora la señal cuando ya está baja, cuando está alta o cuando sube. Esta selectividad hace que el circuito sea determinista: se dispara una vez por transición descendente, ni más ni menos.

El componente disparado por flanco negativo más común es el flip-flop configurado en este modo. En sistemas digitales, los flip-flops D, los flip-flops JK y los flip-flops T pueden construirse para dispararse en el flanco de bajada. Cuando la señal de reloj cae de un lógico 1 a un lógico 0, cualquier dato presente en la entrada se captura y se mantiene hasta que llega el siguiente flanco de bajada. Esto contrasta con los dispositivos disparados por flanco positivo, que actúan en el flanco de subida, y con los circuitos disparados por nivel, que responden siempre que la señal simplemente está baja.

Por qué importan los flancos de bajada

La lógica disparada por flanco negativo se elige cuando el flanco de bajada ofrece una ventaja de temporización. En un sistema síncrono con un solo reloj, la mezcla de etapas disparadas por flanco positivo y negativo permite a los diseñadores utilizar ambas mitades de un ciclo de reloj sin añadir retardo. Una etapa de flanco positivo puede presentar nuevos datos mientras que una etapa de flanco negativo los captura, minimizando las violaciones de tiempo de establecimiento y retención. Los contadores industriales, los registros de desplazamiento y las máquinas de estado a menudo explotan esta propiedad.

El término "negativo" se refiere a la dirección de voltaje de la transición, no a la polaridad de la señal en sí. Un flanco de bajada es la pendiente descendente. En las familias lógicas CMOS y TTL, el circuito detecta esta transición utilizando inversores y puertas lógicas dispuestas de tal manera que se genera un pulso breve solo cuando la entrada cae. Este pulso habilita la entrada de reloj a los elementos de almacenamiento del flip-flop. El ruido y el rizado en el flanco de la señal pueden causar múltiples disparos falsos a menos que la entrada se acondicione adecuadamente con histéresis o filtrado.

En sistemas reales, la operación disparada por flanco negativo exige señales limpias y un análisis de temporización cuidadoso. El retardo de propagación desde el flanco de bajada hasta el cambio de salida es típicamente de 5 a 15 nanosegundos para los circuitos integrados lógicos de pequeña escala y depende del voltaje de suministro, la temperatura y la capacitancia de carga. Al integrar bloques disparados por flanco negativo y positivo, la sincronización entre ellos requiere atención a la asimetría del reloj y la metaestabilidad para evitar condiciones de carrera.