unclocked

Un circuit non cadencé fonctionne sans signal d'horloge maître synchronisant ses portes logiques et ses transitions. Au lieu d'attendre une impulsion d'horloge pour stroboscoper les données à travers les registres et les bascules, les systèmes non cadencés propagent les signaux à travers la logique combinatoire en se basant uniquement sur les retards de porte et les changements d'entrée. Cela contraste directement avec les circuits synchrones cadencés qui dominent la conception numérique moderne, où chaque changement d'état se produit sur un front d'horloge.

La conception non cadencée apparaît principalement dans la logique asynchrone et les protocoles de poignée de main. Un simple multiplexeur combinatoire n'est pas cadencé: sa sortie se met à jour immédiatement lorsque les entrées changent, régie uniquement par les retards de propagation à travers les portes NAND et NOR. Les FIFO et les arbitres asynchrones utilisent des signaux d'acquittement et de requête non cadencés pour coordonner le flux de données entre les domaines d'horloge sans base de temps partagée. Ces circuits s'appuient sur des schémas de codage d'état comme le codage de Gray pour éviter la métastabilité pendant les transitions.

Où le non cadencé est important en pratique

La conception non cadencée réduit la latence dans des rôles spécifiques. Un encodeur de priorité qui sélectionne la ligne d'interruption à traiter peut répondre en quelques nanosecondes plutôt que d'attendre une période d'horloge. Les étages de pipeline asynchrones dans les interconnexions à grande vitesse utilisent une logique de poignée de main non cadencée pour déplacer les données entre les étages de pipeline sans contraintes de synchronisation globales. Cependant, les circuits non cadencés sont plus difficiles à concevoir correctement: la vérification de la synchronisation nécessite une analyse d'état exhaustive plutôt qu'une simple simulation basée sur l'horloge, et les tests exigent une attention particulière aux conditions de course et à l'oscillation.

Le terme reflète l'absence d'un signal d'horloge, pas l'absence de synchronisation elle-même. Les circuits non cadencés restent liés par les retards de porte, la propagation du signal et la physique fondamentale du mouvement de charge à travers le silicium. Les outils de vérification formelle pour la logique asynchrone doivent tenir compte de tous les ordres possibles de ces retards pour garantir la correction. Un concepteur choisissant la logique non cadencée accepte la complexité en échange d'une latence plus faible, d'une consommation d'énergie réduite dans les états inactifs ou d'une indépendance vis-à-vis de la distribution globale de l'horloge.