matriz de puertas lógicas

Un gate array es una oblea de silicio prefabricada que contiene miles de compuertas lógicas y transistores idénticos dispuestos en un patrón de cuadrícula regular, sin interconexiones entre ellos. El fabricante produce estos chips en volumen; usted luego define lo que el array realmente hace especificando cómo deben conectarse esas compuertas. Este proceso de fabricación de dos etapas se sitúa entre la compra de un chip lógico estándar listo para usar y la solicitud de un circuito integrado completamente personalizado desde cero.

El gate array típico comienza como una capa base de transistores, generalmente compuertas NAND o NOR, depositadas en el chip en filas y columnas. Las capas metálicas por encima de esta cuadrícula permanecen desconectadas. Cuando usted envía su diseño a la fundición, ellos añaden un enrutamiento metálico personalizado solo en las capas superiores, conectando sus compuertas en el patrón que su circuito requiere. Esta metalización selectiva significa que los costosos y lentos pasos iniciales de fabricación ya han ocurrido en volumen, reduciendo sus costos de ingeniería no recurrentes en comparación con un diseño completamente personalizado.

Compensaciones entre densidad y velocidad

Los gate arrays sacrifican algo de eficiencia por la velocidad de comercialización. Debido a que el diseño subyacente de los transistores es fijo, no se puede optimizar cada rincón del diseño como se podría con un chip personalizado. Esto significa que los gate arrays suelen usar más área de chip que un circuito completamente personalizado equivalente y consumen más energía. Sin embargo, son mucho más rápidos y económicos de producir que el silicio personalizado, con tiempos de respuesta que se miden en semanas en lugar de meses. Los gate arrays han sido en gran parte desplazados por los field-programmable gate arrays (FPGAs) para pequeñas tiradas de producción, ya que los FPGAs no requieren ningún paso de fundición, pero los gate arrays siguen siendo comunes donde el volumen justifica el costo mínimo de configuración y donde las características de rendimiento o potencia exigen silicio real sobre las alternativas de FPGA.

El diseño de un gate array requiere un lenguaje de descripción de hardware (HDL) o un esquema detallado para especificar qué compuertas se conectan a cuáles y cómo fluyen las señales a través del array. Las comprobaciones de reglas de diseño y la verificación del layout deben confirmar que su enrutamiento se ajusta a las capas metálicas y respeta las reglas de diseño para ese nodo tecnológico. Un solo paso de metalización puede contener errores que son costosos de corregir, por lo que la simulación y la verificación son rigurosas antes de enviar las máscaras a la fundición.

El término gate array refleja la estructura ortogonal del diseño subyacente de los transistores: un array de elementos de compuerta esperando la metalización. Esta arquitectura surgió en la década de 1970 como un compromiso entre los largos plazos de entrega de los chips personalizados y la funcionalidad limitada de los circuitos integrados estándar listos para usar. Aunque ahora son menos comunes, los gate arrays siguen siendo relevantes en aplicaciones que requieren una producción de volumen moderado donde el tiempo de entrega y el costo importan más que la densidad máxima.