asíncrono

Un circuito sin reloj funciona sin una señal de reloj maestra que sincronice sus puertas lógicas y transiciones. En lugar de esperar un pulso de reloj para estropear los datos a través de registros y flip-flops, los sistemas sin reloj propagan las señales a través de la lógica combinacional basándose puramente en los retrasos de las puertas y los cambios de entrada. Esto contrasta directamente con los circuitos síncronos con reloj que dominan el diseño digital moderno, donde cada cambio de estado ocurre en un flanco de reloj.

El diseño sin reloj aparece principalmente en la lógica asíncrona y los protocolos de handshake. Un multiplexor combinacional simple no tiene reloj: su salida se actualiza inmediatamente cuando cambian las entradas, gobernada solo por los retrasos de propagación a través de las puertas NAND y NOR. Los FIFOs y árbitros asíncronos utilizan señales de reconocimiento y solicitud sin reloj para coordinar el flujo de datos entre dominios de reloj sin una base de tiempo compartida. Estos circuitos se basan en esquemas de codificación de estado como la codificación Gray para evitar la metaestabilidad durante las transiciones.

Donde el funcionamiento sin reloj es importante en la práctica

El diseño sin reloj reduce la latencia en funciones específicas. Un codificador de prioridad que selecciona qué línea de interrupción atender puede responder en nanosegundos en lugar de esperar un período de reloj. Las etapas de pipeline asíncronas en interconexiones de alta velocidad utilizan lógica de handshake sin reloj para mover datos entre las etapas de pipeline sin restricciones de temporización globales. Sin embargo, los circuitos sin reloj son más difíciles de diseñar correctamente: la verificación de la temporización requiere un análisis de estado exhaustivo en lugar de una simple simulación basada en reloj, y las pruebas exigen una cuidadosa atención a las condiciones de carrera y la oscilación.

El término refleja la ausencia de una señal de reloj, no la ausencia de temporización en sí misma. Los circuitos sin reloj siguen estando limitados por los retrasos de las puertas, la propagación de la señal y la física fundamental del movimiento de carga a través del silicio. Las herramientas de verificación formal para la lógica asíncrona deben tener en cuenta todos los órdenes posibles de estos retrasos para garantizar la corrección. Un diseñador que elige la lógica sin reloj acepta la complejidad a cambio de una menor latencia, un menor consumo de energía en estados inactivos o la independencia de la distribución global del reloj.