Elaboration
Englisch: elaboration
Der Prozess der Umwandlung eines geparsten Baums einer abstrakten Schaltungsdefinition in einer Sprache wie Verilog in eine Hierarchie von Modulinstanzen, die mit primitiven (atomaren) Gattern und Anweisungen endet.
Elaboration: Umwandlung von Design-Code in eine Gate-Level-Schaltung
Elaboration ist die mittlere Compilationsstufe im Hardware-Design, bei der eine Verhaltens- oder Strukturbeschreibung in Verilog, VHDL oder ähnlichen Sprachen in eine explizite Hierarchie von Schaltungskomponenten umgewandelt wird. Sie nimmt deinen High-Level-Design-Code und entfaltet ihn zu einem Baum aus instanziierten Modulen, Parametern und primitiven Gates, mit dem ein Synthesewerkzeug oder Simulator tatsächlich arbeiten kann. Ohne Elaboration bleibt die Designdatei abstrakt; Elaboration macht sie konkret.
Der Prozess beginnt mit dem Parsen des Quellcodes in einen abstrakten Syntaxbaum. Danach expandiert der Elaborator rekursiv Modulinstanzierungen, löst Parameter auf, generiert Array-Instanzen und flacht die Hierarchie ab oder behält sie je nach Compiler-Direktiven bei. Generate-Blöcke werden entrollt, bedingte Kompilierungsblöcke (ifdef) ausgewertet und Portverbindungen aufgelöst. Das Ergebnis ist ein vollständig elaborierter Design-Baum, bei dem jedes Signal, jeder Port und jedes Gate eine definite Identität und Position in der Modülhierarchie hat.
Elaboration in Simulation und Synthese
Elaboration findet in beiden Flows für Simulation und Synthese früh statt, erzeugt aber je nach Werkzeug leicht unterschiedliche Ausgaben. Ein Simulator elaboriert das Design, um es für die Verhaltensausführung vorzubereiten, wobei prozedurale Blöcke erhalten bleiben und Timing-Annotationen beibehalten werden. Ein Synthesewerkzeug elaboriert das Design, um es für Optimierung und Technology-Mapping vorzubereiten, wobei es die Hierarchie möglicherweise flacht oder spezielle Konstrukte wie Speicher anders handhabt. Elaboration-Fehler, wie nicht übereinstimmende Port-Breiten oder nicht aufgelöste Modulverweise, führen typischerweise zum Abbruch des gesamten Flows.
Häufige Elaboration-Probleme sind Parameterabweichungen in verschachtelten Modulinstanzierungen, nicht aufgelöste Generate-Blöcke, wenn die bedingte Logik von Laufzeitwerten abhängt, und Clock-Domain-Crossings, die erst nach der Elaboration durch die tatsächliche Vernetzung offenbar werden. Große Designs mit tiefen Modülhierarchien oder umfangreichem Parameter-Sweeping können sehr große elaborierte Bäume erzeugen, die während der Synthese erhebliche Speicherressourcen verbrauchen.
Der Name spiegelt den Sinn wider, etwas Einfaches in etwas Detailliertes und vollständig Ausgearbeitetes zu verwandeln, entlehnt aus dem allgemeinen Englisch. In der VLSI-Design-Welt sitzt Elaboration zwischen der menschenlesbaren Design-Eingabe und der maschinenausführbaren Synthese und ist damit die essenzielle Verbindung, die kein Digital-Design-Flow auslassen kann.