Latch-up
Englisch: latch-up
Eine Art Kurzschluss, der durch versehentliche Schaffung eines niederohmigen Pfads zwischen den Stromversorgungsschienen einer MOSFET-Schaltung entsteht.
Latch-up: wenn sich ein Chip selbst kurzschließt und nicht mehr loslässt
Latch-up ist ein destruktiver Ausfallmechanismus in CMOS- und anderen Halbleiterschaltungen, bei dem sich eine parasitäre Thyristor-Struktur aktiviert und einen Pfad mit niedriger Impedanz direkt von der positiven Stromversorgungsschiene zu Masse schafft. Einmal ausgelöst, erhält sich dieser Pfad selbst und zieht enormen Strom, üblicherweise gemessen in Ampere, bis die Stromversorgung unterbrochen oder die Stromgrenze überschritten wird. Die Schaltung verriegelt sich praktisch in einen Kurzschlusszustand, woher der Name kommt.
Die parasitäre Struktur existiert im Substrat jedes CMOS-Die. Ein N-Kanal-MOSFET hat eine P-dotierte Körperregion, darunter liegt ein N-Well. Ein P-Kanal-Bauelement sitzt im N-Well. Diese bilden den Kollektor und die Basis unerwünschter vertikaler und lateraler Bipolartransistoren. Unter normalen Bedingungen bleiben diese Transistoren ausgeschaltet. Aber wenn das N-Well oder das P-Substrat einen Spannungsstoß oder übermäßige Stromeinspeisung erfährt, schaltet ein Transistor ein, was dazu führt, dass der andere einschaltet, was positive Rückkopplung und die Thyristor-Wirkung erzeugt.
Häufige Auslöser sind elektrostatische Entladungen (ESD), die den Eingabeschutz des Chips übersteigen, Überspannungen an jedem beliebigen Pin oder hohe di/dt (schnelle Stromänderungen) in den Stromversorgungsleitungen. Die Spannung muss stark genug schwingen, um die parasitären Übergänge in Durchlassrichtung vorgespannt zu machen. Sobald Latch-up beginnt, fällt die Impedanz so stark ab, dass der Schaltungsstrom die Grenzen der Package-Bonddraht-Stromtragfähigkeit innerhalb von Mikrosekunden überschreiten kann, was zu geschmolzenen internen Metallverbindungen oder zu verschmolzenen Drähten und permanenten Schäden führt.
Design- und Schutzmaßnahmen
Modernes Chip-Design bekämpft Latch-up durch mehrere Techniken: Schutzringe aus dotiertem Material isolieren N-Wells und P-Substrate, um parasitäre Strompfade zu verhindern; Well-Bias-Kontakte stellen sicher, dass Substrat und Wells auf sicheren Potentialen gehalten werden; und verminderter Abstand zwischen Transistoren begrenzt, wo parasitäre Komponenten entstehen können. Prozessknoten unter 0,5 Mikrometer sind von Haus aus sicherer wegen kleinerer Übergangstiefen und niedrigerer Impedanzen. Auf Leiterplattenseite reduzieren sorgfältige Stromverteilung, Serien-Quellimpedanz und Pfade mit niedriger Induktivität die Spannungsschwankungen, die den Effekt auslösen.
Tests für Latch-up-Anfälligkeit sind bei der CMOS-Design-Validierung obligatorisch. Standards wie JEDEC JS-001 definieren ESD-Testmethoden und Latch-up-Immunitätsanforderungen. Ausfallanalyse eines Latch-up-Ausfalls zeigt typischerweise eine kleine geschmolzene Region auf dem Die, oft in der Nähe von I/O-Pads, wo der Schutz konzentriert ist. Industrielle und Automobilanwendungen erfordern besondere Aufmerksamkeit bei den Latch-up-Sicherheitsmargen, da die Schaltungen in rauen elektrischen Umgebungen arbeiten und Ausfälle im Feld nicht tolerierten können.