Negative-Edge-Triggered

Eine Negative-Edge-Triggered-Schaltung reagiert auf den Moment, in dem ein Eingangssignal von Eins auf Null übergeht, unabhängig davon, wie lange es danach Null bleibt. Dieser einzelne Übergangspunkt, die fallende Flanke genannt, löst die Aktion aus. Das Bauelement ignoriert das Signal, wenn es bereits Null ist, wenn es Eins ist oder wenn es nach oben übergeht. Diese Selektivität macht die Schaltung deterministisch: Sie reagiert einmal pro fallender Flanke, nicht mehr und nicht weniger.

Das häufigste Bauelement mit Negative-Edge-Triggered-Funktion ist das Flip-Flop in dieser Konfiguration. In digitalen Systemen können D-Flip-Flops, JK-Flip-Flops und T-Flip-Flops alle so ausgeführt werden, dass sie auf die fallende Flanke reagieren. Wenn das Taktsignal von Logik 1 auf Logik 0 fällt, werden alle am Eingang anliegenden Daten erfasst und gehalten, bis die nächste fallende Flanke ankommt. Dies steht im Gegensatz zu Positive-Edge-Triggered-Bauelementen, die auf die steigende Flanke reagieren, und zu Level-Triggered-Schaltungen, die ansprechen, solange das Signal einfach Null ist.

Warum fallende Flanken wichtig sind

Negative-Edge-Triggered-Logik wird gewählt, wenn die fallende Flanke einen Timing-Vorteil bietet. In einem synchronen System mit einem einzigen Taktsignal ermöglicht das Mischen von Positive-Edge-Triggered- und Negative-Edge-Triggered-Stufen den Designern, beide Hälften eines Taktzyklus zu nutzen, ohne Verzögerung hinzuzufügen. Eine Positive-Edge-Stufe kann neue Daten bereitstellen, während eine Negative-Edge-Stufe diese erfasst, was Setup- und Hold-Time-Verletzungen minimiert. Industrielle Zähler, Schieberegister und State Machines nutzen diese Eigenschaft häufig.

Der Begriff "Negative" bezieht sich auf die Spannungsrichtung des Übergangs, nicht auf die Polarität des Signals selbst. Eine fallende Flanke ist die abwärts gerichtete Neigung. In CMOS- und TTL-Logikfamilien erkennt die Schaltung diesen Übergang durch Inverter und Logikgatter, die so angeordnet sind, dass ein kurzer Impuls nur beim Signalabfall erzeugt wird. Dieser Impuls aktiviert den Takteinganz der Speicherelemente des Flip-Flops. Rauschen und Überschwinger auf der Signalkante können mehrfache Fehlauslösungen verursachen, sofern der Eingang nicht ordnungsgemäß mit Hysterese oder Filterung konditioniert wird.

In realen Systemen erfordert der Negative-Edge-Triggered-Betrieb saubere Signale und sorgfältige Timing-Analyse. Die Laufzeitverzögerung von der fallenden Flanke bis zur Ausgangsänderung liegt typischerweise bei 5 bis 15 Nanosekunden für kleine Logik-ICs und hängt von der Versorgungsspannung, der Temperatur und der Last-Kapazität ab. Bei der Integration von Negative-Edge-Triggered- und Positive-Edge-Triggered-Blöcken ist die Synchronisation zwischen ihnen erforderlich, um auf Clock-Skew und Metastabilität zu achten und Race Conditions zu vermeiden.