Layout

In der Halbleiterherstellung ist ein Layout die geometrische Darstellung einer integrierten Schaltung, die auf Silizium übertragen wird. Es legt die genaue Position, Größe und Verschaltung jedes Transistors, Widerstands, Kondensators und der Metallleitungen fest, die auf einen Wafer geätzt oder aufgebracht werden. Das Layout ist nicht das Schaltschema, das zeigt, wie Komponenten logisch verbunden sind; es ist vielmehr der eigentliche physische Plan, den die Photolithografie-Werkzeuge zum Strukturieren des Dies verwenden. Ein Layout für ein einfaches Logikgatter kann 10 bis 100 Quadratmikrometer belegen, während ein modernes Prozessor-Layout hunderte Quadratmillimeter abdeckt und Milliarden von Transistoren enthält.

Layouts werden in spezialisierten Design-Tools wie Magic, Cadence Virtuoso oder Mentor Graphics Xpedition mit einem Prozess namens Physical Design erstellt. Designer arbeiten in Schichten, von denen jede einer in der Photolithografie verwendeten Maske entspricht: Polysilizium für Gatestrukturen, Diffusion für aktive Halbleiterbereiche, Metalllagen für Signalrouting, Vias für Verbindungen zwischen Schichten und so weiter. Design-Regeln legen die minimale Breite von Strukturen, den Abstand zwischen Elementen und die Ausrichtungstoleranzen für jeden Technology Node fest, üblicherweise gemessen in Nanometern. Ein 5-Nanometer-Technology-Node setzt Regeln durch, die vor zehn Jahren undenkbar waren, wodurch die Layout-Arbeit durch Place-and-Route-Algorithmen und maschinelles Lernen zunehmend automatisiert wird.

Vom Schaltplan zum Silizium

Die Umwandlung vom Schaltplan zum Layout ist der Punkt, wo Ingenieurkunst auf Herstellungsrealität trifft. Ein Schaltplan mag ideale Komponenten zeigen, aber das Layout muss parasitäre Widerstände, Kapazitäten und Induktivitäten in jeder Leitung und Verbindung berücksichtigen. Ein Metalldraht mit 100 Mikrometern Länge und 1 Mikrometer Breite hat einen messbaren Widerstand; Clock-Verteilungsleitungen müssen in ihrer Länge sorgfältig aufeinander abgestimmt sein, um Skew zu vermeiden; Versorgungs- und Masseschienen müssen breit genug sein, um Stromdichte ohne Erwärmung oder Elektromigration zu handhaben. Diese physikalischen Effekte sind auf einem Schaltplan unsichtbar, aber im Silizium entscheidend.

Layouts müssen Design Rule Checks (DRC) bestehen, um sicherzustellen, dass sie herstellbar sind, und Layout versus Schematic (LVS) Verifikation, um zu bestätigen, dass das physische Design der beabsichtigten Schaltungslogik entspricht. Timing-Analyse prüft, dass Signale durch die tatsächliche Metallisierung und Silizium-Geometrie schnell genug propagieren, um Leistungsspezifikationen zu erfüllen. Bei analog- und Mixed-Signal-Schaltungen wird das Layout fast ebenso schwierig wie das Schaltungsdesign selbst, denn subtile Unterschiede in der Komponenten-Platzierung oder dem Routing können die Leistung um unerwartete Mengen beeinträchtigen.

Der Begriff stammt vom physischen Layout diskreter Komponenten auf einer Leiterplatte, eine Praxis, die Integrated Circuits vorausging. In den 1970er-Jahren, als Schaltungen auf Silizium übergingen, erweiterte sich der Begriff natürlich auf die geometrische Spezifikation von Elementen auf einem Die. Heute ist Layout so integral für Halbleiterdesign, dass es oft die vierte Dimension nach Spannung, Strom und Frequenz genannt wird, weil es direkt bestimmt, wie schnell eine Schaltung arbeiten kann und wie viel Leistung sie verbrauchen wird.