positive-Flanken-getriggert

Eine Positive-Edge-Triggered-Schaltung reagiert auf den Übergang eines Signals von Low zu High, technisch gesprochen die steigende Flanke. Dies geschieht in einem bestimmten Augenblick, typischerweise innerhalb von Nanosekunden, nachdem die Spannung die Schwelle zwischen Logik 0 und Logik 1 überschreitet. Die Schaltung ignoriert den Signalwert vor diesem Moment und danach; nur die Flanke selbst zählt. Dieses Verhalten ist grundlegend für digitales Timing und Synchronisation.

Das häufigste Positive-Edge-Triggered-Bauelement ist das D-Flipflop, das in Zählern, Schieberegistern und State Machines verwendet wird. Wenn der Clock-Eingang ansteigt, erfasst das Flipflop die Spannung am Dateneingang und hält diesen Wert bis zur nächsten steigenden Flanke. Mikrocontroller und digitale Signalprozessoren nutzen Positive-Edge-Triggered-Logik an ihren Input-Capture-Pins, um externe Ereignisse zu zeitstempeln. Das Timing ist eng: die Laufzeit von der steigenden Flanke bis zu einem gültigen Ausgangszustand wird auf modernem Silizium in Zehner- bis Hunderterstellen von Pikosekunden gemessen.

Die Alternative ist Negative-Edge-Triggered, das reagiert, wenn das Signal von High zu Low fällt. Einige Schaltungen benötigen beide Flanken; diese werden Edge-Sensitive oder Dual-Edge-Triggered genannt. Die Wahl beeinflusst die Timing-Beziehungen in einer größeren Schaltung und muss sorgfältig abgestimmt werden. Das Vermischen von ausgelöstem Verhalten in der gleichen Schaltung erzeugt Metastabilitätsrisiko, wenn Signalflanken zeitlich nicht ausreichend voneinander getrennt sind.

Der Begriff stammt aus der Terminologie der digitalen Logik, wobei die 'Flanke' eines Signals der schnelle Spannungsübergang ist. 'Positive' bezieht sich auf die aufwärts gerichtete Richtung dieses Übergangs, im Gegensatz zu 'Negative' (abwärts). Diese Namensgebung ist unabhängig davon, ob das Signal elektrisch einen High- oder Low-Zustand darstellt; sie bezieht sich nur auf die Richtung der Änderung. In Schaltbildern sind Positive-Edge-Triggered-Eingänge mit einem kleinen Dreieck am Clock-Port gekennzeichnet, das nach oben zeigt.

Die Erkennung der steigenden Flanke erfordert einen Mechanismus im Chip: typischerweise eine Monoflop-Schaltung oder gekreuzt gekoppelte Gatter, die nur während des Flankenübergangs reagieren, nicht auf den statischen Pegel. Rauschen in der Nähe der Schwelle kann zu Fehlauslösungen führen, daher fügen Industriedesigns oft Hysterese oder Schmitt-Trigger-Puffer an Eingangsleitungen vor dem ausgelösten Element ein. Timing-Spezifikationen wie Setup-Zeit (wie lange der Dateneingang vor der Flanke stabil sein muss) und Hold-Time (wie lange nach der Flanke) sind für zuverlässigen Betrieb entscheidend.