Setup-Zeit
Englisch: setup time
Die minimale Zeit, für die das Dateneingangssignal vor dem Taktereignis stabil anliegen muss, um ein zuverlässiges Abtasten zu gewährleisten.
Setup-Zeit: wie lange Daten stillstehen müssen, bevor der Taktimpuls kommt
Setup-Zeit ist das Zeitfenster, in dem ein digitales Eingangssignal stabil bleiben und auf seinem vorgesehenen Logikpegel liegen muss, bevor eine Taktkante eintrifft. In synchronen digitalen Schaltkreisen ist dieses Fenster zwingend erforderlich, um Daten zuverlässig zu erfassen. Ohne ausreichende Setup-Zeit kann das Flip-Flop oder Latch am Empfänger das Eingangssignal nicht sauber auflösen, was zu Metastabilität oder fehlerhafter Datenerfassung führt. Die Spezifikation wird in Nanosekunden gemessen und variiert je nach Bauelement, Temperatur und Versorgungsspannung.
Das Phänomen tritt auf, weil Halbleitertransistoren Zeit benötigen, um interne Kapazitäten zu laden und zu entladen sowie um stabile Betriebsbereiche zu erreichen. Wenn Daten zu nah an einer Taktkante wechseln, sind die internen Schaltvorgänge noch in Bewegung, wenn der Abtastvorgang beginnt. Die Setup-Zeit-Marge stellt sicher, dass die Eingangsdaten ihren Endzustand lange vor dem Taktiimpuls erreicht haben, der den Abtastmechanismus auslöst, typischerweise ein Paar gekoppelter Latch-Strukturen in einem D-Flip-Flop.
Praktische Auswirkungen auf die Schaltungsentwicklung
Entwickler müssen die Setup-Zeit berücksichtigen, wenn sie die maximale Taktfrequenz einer Schaltung berechnen. Der kritische Pfad umfasst nicht nur Verzögerungen durch Logikgatter, sondern auch die Setup-Zeit am Ziel-Flip-Flop. Wenn die Taktperiode zu kurz ist, werden Daten von einer Stufe die Setup-Anforderungen der nächsten Stufe nicht erfüllen, was zu Schaltungsfehlern oder unvorhersehbaren Ergebnissen führt. Timing-Simulationswerkzeuge kennzeichnen Verletzungen, wenn die Setup-Zeit überschritten wird, und physikalische Layouts müssen ausreichend Leitungsdelay oder eingefügte Logikpuffer enthalten, um diese Vorgaben zu erfüllen.
Setup-Zeit arbeitet zusammen mit Hold-Zeit, die angibt, wie lange Daten nach der Taktkante stabil bleiben müssen. Zusammen definieren diese beiden Parameter das Zeitfenster, in dem Taktsignal und Daten koordiniert werden müssen. Hochfrequente Schaltkreise, besonders solche, die mit Gigahertz-Frequenzen oder über lange Verbindungsleitungen arbeiten, erfordern sorgfältige Verwaltung beider Parameter durch Taktbaum-Design und Abgleich der Datenweg-Verzögerungen.
Bauelementhersteller spezifizieren die Setup-Zeit in ihren Datenblättern, oft als Nachschlagetabelle, indiziert nach Prozessecke, Betriebstemperatur und Versorgungsspannung. Typische Werte für moderne CMOS-Logik liegen zwischen Dutzenden Pikosekunden in hochperformanten Zellen und Hunderten Pikosekunden in stromsparenden Designs. Synchrones DRAM, FPGAs und anwendungsspezifische integrierte Schaltkreise veröffentlichen Setup-Zeit als kritische elektrische Kenngröße, da Verletzungen eine häufige Quelle für systemübergreifende Timing-Fehler und intermittierende Ausfälle sind, die in der Produktion schwer zu diagnostizieren sind.