ungepuffert

Eine nicht getaktete Schaltung arbeitet ohne Mastertaktsignal, das ihre Logikgatter und Übergänge synchronisiert. Statt auf einen Taktimpuls zu warten, der Daten durch Register und Flipflops durchleitet, verbreiten nicht getaktete Systeme Signale durch kombinatorische Logik, die rein auf Gateverzögerungen und Eingabeänderungen basiert. Das steht in direktem Gegensatz zu den getakteten synchronen Schaltungen, die modernes digitales Design beherrschen, wo jeder Zustandswechsel auf einer Flanke des Taktsignals stattfindet.

Nicht getaktetes Design kommt hauptsächlich in asynchroner Logik und Handshake-Protokollen vor. Ein einfacher kombinatorischer Multiplexer ist nicht getaktet: sein Ausgang aktualisiert sich sofort bei Eingabeänderungen, gesteuert nur durch Ausbreitungsverzögerungen durch NAND- und NOR-Gatter. Asynchrone FIFOs und Arbiters nutzen nicht getaktete Acknowledge- und Request-Signale, um Datenfluss zwischen Takbereichen ohne gemeinsame Zeitbasis zu koordinieren. Diese Schaltungen verlassen sich auf Zustandscodierungsverfahren wie Gray-Code, um Metastabilität während Übergängen zu vermeiden.

Wo nicht getaktetes Design praktisch zählt

Nicht getaktetes Design reduziert Laufzeit in spezifischen Aufgaben. Ein Priority-Encoder, der auswählt, welche Interrupt-Leitung bedient werden soll, kann innerhalb von Nanosekunden reagieren, statt auf eine Taktperiode zu warten. Asynchrone Pipeline-Stufen in Hochgeschwindigkeits-Interconnects verwenden nicht getaktete Handshake-Logik, um Daten zwischen Pipeline-Stufen ohne globale Timing-Zwänge zu bewegen. Allerdings sind nicht getaktete Schaltungen schwerer korrekt zu entwerfen: Timing-Verifikation erfordert erschöpfende Zustandsanalyse statt einfacher taktsynchroner Simulation, und Testen verlangt sorgfältige Aufmerksamkeit auf Wettlaufsituationen und Oszillationen.

Der Begriff spiegelt die Abwesenheit eines Taktsignals wider, nicht die Abwesenheit von Timing. Nicht getaktete Schaltungen bleiben an Gateverzögerungen, Signalausbreitung und die fundamentale Physik der Ladungsbewegung durch Silizium gebunden. Formale Verifikationswerkzeuge für asynchrone Logik müssen alle möglichen Anordnungen dieser Verzögerungen berücksichtigen, um Korrektheit zu garantieren. Ein Entwickler, der sich für nicht getaktete Logik entscheidet, akzeptiert Komplexität im Austausch für niedrigere Laufzeit, niedrigeren Stromverbrauch in Ruheständen oder Unabhängigkeit von globaler Taktverteilung.