Floorplanning

Beim integrierten Schaltkreisentwurf ist Floorplanning der Prozess der Anordnung von Funktionsblöcken, Speichermodulen und Verarbeitungseinheiten auf einem Silizium-Die, bevor das detaillierte Routing der Verbindungen beginnt. Das Ziel ist es, die Verdrahtungslänge zu minimieren, die Leistungsverluste zu reduzieren, die Wärmeverteilung zu steuern und Zeitvorgaben einzuhalten. Ein Floorplan dient als Bauplan, der festlegt, wo jede größere Komponente physisch sitzt, und schafft damit die Grundlage für alle folgenden Schritte im Designablauf.

Die Eingaben für das Floorplanning sind die Netlist (die angibt, welche Blöcke vorhanden sind und wie sie verbunden sind) und das Flächenbudget für den Chip. Designer weisen größeren Funktionsblöcken rechteckige Bereiche zu: CPU-Kerne, Cache-Bänke, Speichercontroller, E/A-Schnittstellen oder analoge Blöcke. Die Ausgabe ist eine geometrische Spezifikation mit den x-y-Koordinaten und Abmessungen jedes Blocks, die dann Platzierungs- und Routing-Tools vorgeben. Moderne Floorplans für High-End-Prozessoren können hunderte unterschiedlicher Blöcke mit komplexen hierarchischen Beziehungen enthalten.

Beschränkungen und Kompromisse

Floorplanning muss harte Beschränkungen erfüllen: Die Gesamtfläche darf das Die-Budget nicht überschreiten, Signalpfade zwischen kommunizierenden Blöcken müssen in angemessenen Entfernungen untergebracht sein, Stromversorgungsnetze müssen alle Bereiche erreichen, und wärmeerzeugenden Blöcke dürfen sich nicht auf eine Weise sammeln, die lokale thermische Hotspots erzeugt. Designer führen in dieser Phase häufig Simulationen durch, um Verdrahtungslängen und Leistungsverluste zu schätzen. Ein schlechter Floorplan kann schwerwiegende Routing-Engpässe in bestimmten Bereichen erzwingen oder übermäßig lange globale Taktverteilungsnetze erfordern, was beides Zeitmargen verschlechtert und den Stromverbrauch um 10 bis 20 Prozent oder mehr erhöht.

Floorplanning wird typischerweise von erfahrenen Design-Ingenieuren mit dedizierten Tools wie Cadence Innovus oder Synopsys ICC2 durchgeführt, wobei einige Aspekte zunehmend mit Machine-Learning-Modellen automatisiert werden, die auf historischen Designs trainiert wurden. Der Prozess ist iterativ: Initiale Floorplans werden erstellt, simuliert, gegen Leistungs- und Zeitbudgets bewertet und dann verfeinert. Große Designs können Wochen oder Monate dauern, bis ein stabiler Floorplan erreicht wird, bevor das Routing beginnt.

Der Begriff spiegelt die Analogie zur Architektur-Floorplanung in Gebäuden wider: So wie ein Architekt entscheidet, wo Räume und tragende Wände untergebracht werden, bevor Handwerker Wände und Türen anbringen, entscheiden Chip-Designer Blockpositionen, bevor detaillierte Verdrahtung verlegt wird. Der Unterschied besteht darin, dass der Silizium-Entwurf in Mikrometern und Nanosekunden arbeitet und ein fehlerhafter Floorplan nicht einfach mit einem Hammer repariert werden kann.