STA

Static Timing Analysis ist ein rechnerisches Verfahren zur Überprüfung, ob ein digitaler integrierter Schaltkreis seine Geschwindigkeitsanforderungen erfüllt, ohne ihn tatsächlich zu betreiben. Statt Tausende Testvektoren zu simulieren oder Silizium herzustellen, berechnen STA-Tools mathematisch die längsten und kürzesten Signalausbreitungsverzögerungen durch jeden Pfad im Design und prüfen dann, ob diese Verzögerungen innerhalb der Clock-Periode und Setup/Hold-Time-Beschränkungen liegen. So fangen Designteams Timing-Verletzungen vor dem Tape-Out ab.

Die grundlegenden Eingaben für einen STA-Lauf sind eine Netlist (die Schaltungsvernetzung), eine Clock-Definition (Frequenz und Skew-Budget), Timing-Daten der Zellenbibliothek (Gate-Verzögerungen und slew-abhängige Charakteristiken) und parasitäre Kapazitäten, die aus dem physischen Layout extrahiert wurden. Modernes STA berücksichtigt Prozesskanten, Spannungsschwankungen, Temperatur und On-Chip-Signalintegritätseffekte. Tools berechnen Ankunftszeiten an jedem Knoten und vergleichen sie mit erforderlichen Ankunftszeiten, die sich aus Clock-Flanken und Endpunkt-Beschränkungen ergeben. Ein einzelnes Chip-Design kann Milliarden von Pfaden enthalten; STA prüft sie alle algorithmisch statt mit Brute Force.

STA unterscheidet sich grundlegend von dynamischer Simulation. Es schaltet keine Signale durch das Design; es berechnet Worst-Case und Best-Case Verzögerungen mathematisch mittels Graph-Durchlauf und linearer Timing-Gleichungen. Diese Geschwindigkeit und Vollständigkeit ist seine Stärke. Seine Einschränkung ist, dass STA konservativ ausgelegt ist: Es kann Verletzungen kennzeichnen, die niemals im Silizium auftreten würden, weil es logische Korrelationen nicht berücksichtigt (die Tatsache, dass bestimmte Signalkombinationen unerreichbar sind). Designer müssen dann dynamische Simulation oder formale Analyse auf gekennzeichnete Pfade durchführen, um zu bestätigen, ob es sich um echte Timing-Ausfälle oder falsch negative Ergebnisse handelt.

Typischer STA-Workflow und Fallstricke

Ein typischer STA-Signoff-Zyklus beginnt nach Place-and-Route, wenn parasitäre Werte bekannt sind. Das Tool propagiert Timing von primären Eingängen und Clock-Quellen vorwärts und von primären Ausgängen und Latches rückwärts, markiert jeden Knoten mit seinen frühesten und spätesten Ankunftszeiten. Timing-Verletzungen treten auf, wenn ein Signal seine erforderliche Zeit an einem Erfassungspunkt nicht einhalten kann oder wenn Setup oder Hold Time an einem Register verletzt werden. Häufige Ursachen für STA-Ausfälle sind unterschätzte Clock-Skew, parasitäre Kopplung in dichtem Routing, IR-Drop, das Gate-Verzögerungen in stromgeregelten Regionen beeinflusst, und übermäßig pessimistische Derating für Temperatur oder Prozesskanten.

STA ist untrennbar mit physikalischem Design verbunden. Place-and-Route-Tools enthalten jetzt eingebaute STA-Engines und optimieren iterativ das Layout, um Timing zu schließen. Bei fortgeschrittenen Knoten (7 nm und darunter) kann STA allein keine Silizium-Korrelation garantieren; Teams müssen detaillierte Signalintegritäts-, Wärmeanalyse- und EM-Effekte hinzufügen. Dennoch bleibt STA das Hauptinstrument für Timing-Schließung und das Tor, durch das fast alle digitalen Designs vor der Herstellung gehen müssen.